1、三个时钟一条线

SCLK： 串行时钟SCLK，也叫位时钟（BCLK），对应数字音频的每一位数据，SCLK都有一个脉冲。

SCLK的频率= 2 X 采样频率 X 采样位数。

比如：我司采用的64fs，BCLK = 2  X  fs X  32bit = 64fs。

LRCK：帧时钟，也称WCLK，用于切换左右声道的数据，一个时钟周期代表一个音频采样点数据。LRCK为“1”（或"0"）表示正在传输的是右声道的数据，为“0”（或"1"）表示传输的是左声道的数据。LRCK的频率等于采样频率。

MCLK：主时钟，也是以上两个时钟的参考时钟，一个系统应该使用同一的MCLK以保证时钟同步要求。常见频率256fs。

SDATA：串行数据，就是用二进制补码表示的音频数据。

2、left-justified（左对齐）模式

    参考AIC3104手册中关于左对齐介绍，以64fs，16bit左对齐为例。如图，WCLK一个时钟周期采一个样点，BCLK为64fs，即一时钟周期64位数据。WCLK高电平部分对应的SDIN/SDOUT为左声道数据，采用16bit左对齐格式，即MSB为16bit有效数据，LSB的16bit无效，同理WCLK低电平部分对应SDIN/SDOUT为右声道数据，同样MSB为16bit有效数据，LSB为16bit无效数据。

3、reight -justified（右对齐）模式

    与左对齐区别就是有效数据在LSB。

4、I2S 模式

    在I2S模式中，有效数据在BCLK的第二个时钟周期开始建立，所以在与FPGA配合时，需提醒FPGA工程师进行移位操作。

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